hrydgard/ppsspp
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/*
* LoongArch64 Disassembler
*
* Copyright (c) 2021 Loongson Technology Corporation Limited
*
* Permission is hereby granted, free of charge, to any person obtaining a copy
* of this software and associated documentation files (the "Software"), to deal
* in the Software without restriction, including without limitation the rights
* to use, copy, modify, merge, publish, distribute, sublicense, and/or sell
* copies of the Software, and to permit persons to whom the Software is
* furnished to do so, subject to the following conditions:
*
* The above copyright notice and this permission notice shall be included in
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*
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* IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
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* LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM,
* OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN
* THE SOFTWARE.
*/
#ifndef LOONGARCH_DISASSEMBLER_H
#define LOONGARCH_DISASSEMBLER_H
#include <cstdint>
#include <cassert>
/* IR2_OPCODE; */
typedef enum {
/* LISA_INVALID = 128, */
LISA_INVALID,
LISA_ILL,
LISA_LABEL,
LISA_X86_INST,
LISA_DUP,
LISA_MOV64,
LISA_MOV32_SX,
LISA_MOV32_ZX,
LISA_CLR_H32,
LISA_ADD,
LISA_SUB,
LISA_ADDI_ADDRX,
LISA_LOAD_ADDRX,
LISA_STORE_ADDRX,
LISA_GR2SCR,
LISA_SCR2GR,
LISA_CLO_W,
LISA_CLZ_W,
LISA_CTO_W,
LISA_CTZ_W,
LISA_CLO_D,
LISA_CLZ_D,
LISA_CTO_D,
LISA_CTZ_D,
LISA_REVB_2H,
LISA_REVB_4H,
LISA_REVB_2W,
LISA_REVB_D,
LISA_REVH_2W,
LISA_REVH_D,
LISA_BITREV_4B,
LISA_BITREV_8B,
LISA_BITREV_W,
LISA_BITREV_D,
LISA_EXT_W_H,
LISA_EXT_W_B,
LISA_RDTIMEL_W,
LISA_RDTIMEH_W,
LISA_RDTIME_D,
LISA_CPUCFG,
LISA_X86MTTOP,
LISA_X86MFTOP,
LISA_X86LOOPE,
LISA_X86LOOPNE,
LISA_X86INC_B,
LISA_X86INC_H,
LISA_X86INC_W,
LISA_X86INC_D,
LISA_X86DEC_B,
LISA_X86DEC_H,
LISA_X86DEC_W,
LISA_X86DEC_D,
LISA_X86SETTM,
LISA_X86CLRTM,
LISA_X86INCTOP,
LISA_X86DECTOP,
LISA_ASRTLE_D,
LISA_ASRTGT_D,
LISA_ALSL_W,
LISA_ALSL_WU,
LISA_BYTEPICK_W,
LISA_BYTEPICK_D,
LISA_ADD_W,
LISA_ADD_D,
LISA_SUB_W,
LISA_SUB_D,
LISA_SLT,
LISA_SLTU,
LISA_MASKEQZ,
LISA_MASKNEZ,
LISA_NOR,
LISA_AND,
LISA_OR,
LISA_XOR,
LISA_ORN,
LISA_ANDN,
LISA_SLL_W,
LISA_SRL_W,
LISA_SRA_W,
LISA_SLL_D,
LISA_SRL_D,
LISA_SRA_D,
LISA_ROTR_B,
LISA_ROTR_H,
LISA_ROTR_W,
LISA_ROTR_D,
LISA_MUL_W,
LISA_MULH_W,
LISA_MULH_WU,
LISA_MUL_D,
LISA_MULH_D,
LISA_MULH_DU,
LISA_MULW_D_W,
LISA_MULW_D_WU,
LISA_DIV_W,
LISA_MOD_W,
LISA_DIV_WU,
LISA_MOD_WU,
LISA_DIV_D,
LISA_MOD_D,
LISA_DIV_DU,
LISA_MOD_DU,
LISA_CRC_W_B_W,
LISA_CRC_W_H_W,
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LISA_CRC_W_D_W,
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LISA_CRCC_W_D_W,
LISA_ADDU12I_W,
LISA_ADDU12I_D,
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LISA_DBGCALL,
LISA_SYSCALL,
LISA_HYPCALL,
LISA_ALSL_D,
LISA_ADC_B,
LISA_ADC_H,
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LISA_ADC_D,
LISA_SBC_B,
LISA_SBC_H,
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LISA_ARMOR_W,
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LISA_ARMSLLI_W,
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LISA_ARMSRAI_W,
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LISA_X86SUB_DU,
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LISA_X86SUB_D,
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LISA_X86SRL_D,
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LISA_X86SRA_H,
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LISA_X86SRA_D,
LISA_X86ROTR_B,
LISA_X86ROTR_H,
LISA_X86ROTR_D,
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LISA_X86ROTL_B,
LISA_X86ROTL_H,
LISA_X86ROTL_W,
LISA_X86ROTL_D,
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LISA_X86RCR_D,
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LISA_X86AND_H,
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LISA_XVEXTRINS_H,
LISA_XVEXTRINS_B,
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LISA_XVSHUF4I_D,
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LISA_XVSHUFI2_H,
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LISA_XVXORI_B,
LISA_XVNORI_B,
LISA_XVLDI,
LISA_XVPERMI_W,
LISA_XVPERMI_D,
LISA_XVPERMI_Q,
LISA_ENDING,
} IR2_OPCODE;
/* IR2_OPND_TYPE */
typedef enum {
IR2_OPND_NONE = 80,
IR2_OPND_GPR,
IR2_OPND_SCR,
IR2_OPND_FPR,
IR2_OPND_FCSR, /* immediate used in cfc1/ctc1 */
IR2_OPND_CC, /* condition code, FCC field in FCSR */
IR2_OPND_IMM, /* immediate */
IR2_OPND_LABEL,
IR2_OPND_MEM, /* middle type. not used as backend */
} IR2_OPND_TYPE;
/* Operand Bit Field Type */
typedef enum {
OPD_INVALID = 0,
FCC_CA,
FCC_CD,
FCC_CJ,
IMM_CODE,
IMM_CONDF,
IMM_CONDH,
IMM_CONDL,
OPD_CSR,
FPR_FA,
OPD_FCSRH,
OPD_FCSRL,
FPR_FD,
FPR_FJ,
FPR_FK,
IMM_HINTL,
IMM_HINTS,
IMM_I13,
IMM_IDXS,
IMM_IDXM,
IMM_IDXL,
IMM_IDXLL,
IMM_LEVEL,
IMM_LSBD,
IMM_LSBW,
IMM_MODE,
IMM_MSBD,
IMM_MSBW,
IMM_OFFS,
IMM_OFFL,
IMM_OFFLL,
OPD_OPCACHE,
IMM_OPX86,
IMM_PTR,
GPR_RD,
GPR_RJ,
GPR_RK,
IMM_SA2,
IMM_SA3,
SCR_SD,
IMM_SEQ,
IMM_SI10,
IMM_SI11,
IMM_SI12,
IMM_SI14,
IMM_SI16,
IMM_SI20,
IMM_SI5,
IMM_SI8,
IMM_SI9,
SCR_SJ,
IMM_UI1,
IMM_UI12,
IMM_UI2,
IMM_UI3,
IMM_UI4,
IMM_UI5H,
IMM_UI5L,
IMM_UI6,
IMM_UI7,
IMM_UI8,
FPR_VA,
FPR_VD,
FPR_VJ,
FPR_VK,
FPR_XA,
FPR_XD,
FPR_XJ,
FPR_XK,
} GM_OPERAND_TYPE;
extern const IR2_OPND_TYPE ir2_opnd_type_table[];
/* Opcode Format */
typedef struct pair {
int start;
int end;
} pair;
typedef struct {
GM_OPERAND_TYPE type;
pair bit_range_0;
pair bit_range_1; /* some branch offset is splited into 2 parts */
} GM_OPERAND_PLACE_RELATION;
typedef struct {
IR2_OPCODE op;
uint32_t opcode;
GM_OPERAND_TYPE opnd[4];
} GM_LA_OPCODE_FORMAT;
extern const GM_OPERAND_PLACE_RELATION bit_field_table[];
extern const GM_LA_OPCODE_FORMAT lisa_format_table[];
typedef IR2_OPCODE LA_OPCODE;
typedef IR2_OPND_TYPE LA_OPND_TYPE;
typedef struct {
int val;
} LA_OPND;
typedef struct Ins {
LA_OPCODE op;
LA_OPND opnd[4];
int opnd_count;
/* linked list */
struct Ins *prev;
struct Ins *next;
} Ins;
struct LoongArch64LSInstructionInfo {
int instructionSize = 4;
bool isIntegerLoadStore;
bool isFPLoadStore;
int size; // 0 = 8-bit, 1 = 16-bit, 2 = 32-bit, 3 = 64-bit
bool isMemoryWrite;
};
uint32_t la_assemble(Ins *ins);
void la_disasm(uint32_t opcode, Ins *ins);
LA_OPCODE get_ins_op(uint32_t insn);
int extract_opnd_val(uint32_t insn, GM_OPERAND_TYPE type);
LA_OPND_TYPE get_opnd_type(Ins *ins, int i);
const char *ins_name(Ins *ins);
const char *gpr_name(uint32_t gpr);
void sprint_op(LA_OPCODE op, char *msg);
void sprint_ins(Ins *ins, char *msg);
void sprint_disasm(uint32_t opcode, char *msg);
void print_op(LA_OPCODE op);
void print_ins(Ins *ins);
void print_disasm(uint32_t opcode);
bool LoongArch64AnalyzeLoadStore(uint64_t addr, uint32_t opcode, LoongArch64LSInstructionInfo *info);
#endif
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